담당업무
• Digital Logic 설계
- Architecture 및 u-Architecture Level 설계 포함
• Serial interface Protocol Layer 및 PHY Digital Logic 설계
- USB-SSP, PCIe, mipi, eDP 계열 interface
• PHY Analog Control Block Custom 설계
- Power Block, PLL Interface, CDR Interface
• SoC Bus Interface 및 고대역 Bus Interface 설계
- AXI 기반 chiplet interface
• Digital Logic Physical Front-End
- Synthesis, STA ( Timing Constraints Generation ), Logic Equivalent Check,
DFT (Scan ATPG, Memory BIST)
지원자격
- 신입: 전자공학 학사/석사/박사 기졸업자 또는 졸업 예정자
- Verilog RTL / System Verilog 설계 및 검증 능력
- System 및 SoC에서의 고속 Serial Interface IP 동작 및 Bus interface에 대한 이해
- Digital 설계 방법론 (Gate Level, RTL Level, Behavioral Level)에 대한 이해
우대사항
- High Speed Serial Link Layer 설계 경험자
- High Speed PHY Digital Custom Logic 설계 경험자
- Physical Front-End 유경험자
- 디지털 회로설계 전공 석사/박사
- 관련 IP에 대한 양산 및 System Level Validation 경험자
채용절차
- 서류 전형 → 온라인 인성 검사 → 직무역량테스트(필요시) → 대면 면접 → 처우 협의 및 최종 합격
※ 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다.
유의사항
- 직무역량 테스트와 면접 전형은 오프라인으로 진행하며 각각 면접비를 지급합니다.
- 위 내용은 기본 프로세스로, 필요 시 Reference Check 등의 추가 전형이 있을 수 있습니다.
- 서류전형 통과자에 한하여 개별적으로 일정 안내를 드립니다.
- 입사지원 서류에 허위사실이 발견될 경우, 채용확정 이후라도 채용이 취소될 수 있습니다.
- 국가보훈대상자 및 장애인은 관련법규에 의거하여 우대합니다.