담당업무
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IP Function Verification 및 IP Front-End Design Kit 제작
- Simulation and Verification using Xcelium, VCS
- 고객사 배포용 Design Kit 제작 (Verilog Model, TestBench, Timing LIBERTY, Constraint, ATPG, CTL,
WGL 등)
우대사항
- ASIC/SoC Design Flow and Design Methodology 관련 경험자
- RTL(Verilog/SystemVerilog) coding, Simulation, Modeling, Verification, VIP, UVM 경험자
- Timing Analysis (Timing Constraint(SDC) creation 및 STA analysis) 경험자
- LEC(Logic Equivalence Checking) analysis 경험자
- DFT Implementation (SCAN, ATPG, BIST) 경험자
- 기타 CDC, Synthesis, LINT, UPF, Power Analysis 등 경험자
- Verilog Model, TestBench, Timing LIBERTY, Constraint, ATPG, CTL, WGL
- Deep submicron process 기반 프로젝트 수행 경험
- High-Speed I/F IP(MIPI, PCIe, Display Port, eDP, USB, Ethernet 등) 표준에 대한 이해
- AMBA(APB,AHB,AXI), SPI, I2C 등의 Bus Interface 에 대한 이해
채용절차
- 서류 전형 → 온라인 인성 검사 → 직무역량테스트(필요시) → 대면 면접 → 처우 협의 및 최종 합격
※ 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다.
유의사항
- 직무역량테스트와 면접 전형은 오프라인으로 진행하며 각각 면접비를 지급합니다.
- 위 내용은 기본 프로세스로, 필요 시 Reference Check 등의 추가 전형이 있을 수 있습니다.
- 서류전형 통과자에 한하여 개별적으로 일정 안내를 드립니다.
- 입사지원 서류에 허위사실이 발견될 경우, 채용확정 이후라도 채용이 취소될 수 있습니다.
- 국가보훈대상자 및 장애인은 관련법규에 의거하여 우대합니다.